【下一代CoWoS】台積電「化圓為方」投入CoPoS開發！CoWoP順勢崛起

AI應用快速普及，高速運作晶片大量導入先進封裝，推升封測需求，台積電「CoWoS」成為家喻戶曉的先進封裝技術。除了CoWoS之外，台積電也積極開發下一代封裝技術如「CoPoS」，意即把CoWoS面板化，透過「化圓為方」來提升面積利用率與單位產量。還有一種「CoWoP」也被譽為次世代封裝技術，把晶片和中介層直接裝在高精度PCB板之上，有助於晶片散熱，但兩者在開發過程都面臨不同的挑戰，尚待克服。

根據工研院產科國際所預估，2025年台灣半導體封測產業產值將達新台幣7,104億元，年成長率達13.9%。2026年，在AI/HPC基礎設施大規模部署需求下，封測產值將穩定成長至7,590億元，年增6.8%。



先進封裝技術能延伸摩爾定律

工研院產科國際所分析師陳靖函表示，隨著摩爾定律逐漸逼近物理極限，單一晶片上的電晶體數量已難以持續呈指數成長，封裝技術遂成為決定晶片效能的關鍵。透過將多個小晶片緊密整合於單一IC中，可有效提升數據傳輸頻寬，並降低能耗與延遲，對追求極致記憶體頻寬與低延遲的AI晶片尤為關鍵。

為滿足這些需求，AI加速器普遍採用HBM（高頻寬記憶體），使得如 CoWoS（Chip-on-Wafer-on-Substrate）等可整合邏輯晶片與HBM的先進封裝技術，成為AI晶片供應鏈中的關鍵解方。

他進一步指出，半導體業界正持續研發透過異質整合將晶片互聯技術，結合先進、成熟製程節點，來設計、製造最新的SoC單晶片系統；再利用先進封裝技術，達到降低成本、縮短產品上市時間、提升系統效能的目的；而2.5D和3D封裝技術正是達成目標的關鍵。


台積電CoWoS產能年複合成長率逾80%

為了滿足客戶需求，台積電積極布局先進封裝，開發出 CoWoS、InFO 以及 SoIC 等技術，在竹科、中科、南科、嘉義都具備一定的產能。該公司指出，從2022年到2026年，SoIC 產能增長的年複合成長率（CAGR）將超過100%，CoWoS 產能增長的年複合成長率將超過80%。



所謂 CoWoS（Chip-on-Wafer-on-Substrate），是把晶片堆疊起來，再封裝於基板上，以減少晶片空間。

CoWoS 還細分為 CoWoS-S、CoWoS-R 和 CoWoS-R。台積電在10多年前就已開發出採用矽中介層封裝的 CoWoS-S技術，但因為造價昂貴，後來陸續開發出 RDL Interposer（重新分佈層）版本的 CoWoS-R；和 Si Bridge（矽橋）版本的 CoWoS-L，在必須銜接的高頻寬處做連結，目的是降低成本。

在AI應用興起後，台積電 CoWoS-L 需求大幅提升，銷量是 CoWoS 系列產品中最高的，約佔六成。與 CoWoS-S 相較，它的成本較為低廉，也能整合被動元件以及穩定電壓的元件，進而優化能源效率。


CoWoS屬於2.5D封裝，而台積電3D封裝技術則包括SoIC-P和SoIC-X，前者採用微凸塊堆疊封裝；後者則採用Hybrid Bonding（混合鍵合）技術（註）。

亞利桑那封裝廠將導入CoPoS、SoIC技術

根據美媒報導，台積電在美國興建的2座先進封裝廠，將專注於CoPoS和SoIC封裝技術，計畫在2026年啟動CoPoS測試生產工作，目標2027年底完成與合作夥伴之間的驗證工作。


由於亞利桑那先進封裝廠尚未動土，目前CoWoS先進封裝採取與美商 Amkor（艾克爾）合作方式，來減緩產能不足的情形。Amkor在亞利桑那皮奧里亞市將建置1座價值20億美元的先進封測設施，預計2028年初投產。

在國內部分，據了解，台積電將透過子公司采鈺科技，於2026年設立首條CoPoS實驗線，預計2028年底至2029年上半年在嘉義AP7廠啟動量產。

IDC資深研究經理曾冠瑋近期受訪表示，預估兩年內，台積電先進封裝擴產重心還是以CoWoS為主，預計明年產能將成長60%，CoPoS將依計畫於2028年量產。估計在那一年，將有5%先進封裝產能從CoWoS移轉至CoPoS；其中，ASIC體系的自研晶片業者如Google、AWS較不需要大尺寸面板封裝，反而是GPU體系如輝達可能會採用CoPoS封裝。



全球封測大廠持續擴產！

除了台積電之外，日月光於全台北中南建置先進封裝產能，亦是全球最大的OSAT半導體封測廠。而國外廠商如英特爾則於美國、馬來西亞兩地建置封裝產能；三星布局更廣，包括韓國本地、中國和美國都有設廠。

陳靖函認為，對OSAT委外封測廠而言，在海外設廠將使營運成本增加，這是無可避免的。而封測廠的毛利可能不到晶圓廠（近60%）的一半，議價能力會因此受限，但如果不跟著去海外設廠，客戶可能會轉向當地供應鏈，甚至可能影響到整體供應鏈的穩定性。

在AI龐大需求下，先進封裝讓晶片量產時間逐漸縮短，從客戶設計定案（Tape-out）到量產，過去是7個季度，約一年半時間來開發一顆IC，如今搭配先進封裝技術，過程已縮短至3個季度，也就是不到一年就完成。

陳靖函指出，這樣的轉變對整個供應鏈造成極大壓力，IC製造業必須在產品製造時，一邊投入開發和驗證工作，也考驗供應鏈的彈性配合度。近年來，業界成立了3DIC先進封裝製造聯盟和矽光子產業聯盟，就是希望強化業界整合力道。

下一代封裝技術有哪些？

下一代封裝技術包括CoPoS、CoWoP（Chip-on-Wafer-on-PCB），旨在降低成本。在技術核心部分，相較CoWoS是先整合晶片與矽中介層，再安裝到ABF基板上。CoPoS（Chip-on-Panel-on-Substrate）則是把晶片排列在矩形基板上，最後再透過封裝製程連接到底層的載板上，讓多顆晶片可以封裝。

換句話說，CoPoS是將原本的圓形矽中介層，改用310×310mm矩形面板，也就是把CoWoS「面板化」，透過「化圓為方」來提升面積利用率與單位產量。至於CoWoP是今年新出現的先進封裝路線。則無須使用ABF基板，把晶片和中介層直接裝在高精度PCB板之上。

除了CoWoS之外，後面兩者皆在開發中。CoPoS主要挑戰來自於面板翹曲度的控制，且散熱效能受限於ABF基板，需額外加裝散熱解決方案。而CoWoP因採用精簡路徑和銜接大面積的PCB板，將有助於晶片散熱，但高精度PCB製造為其最大挑戰。



力成投入面板級封裝

談到面板級封裝技術，力成資深副總林基正曾受訪指出，面板的優勢能提供大面積，尺寸大概是12吋晶圓的3倍多，利用率更可達4～6倍，相較圓形封裝技術，方形封裝在周圍四角較不會造成空間浪費，在成本、利用率和製造效率皆高出12吋晶圓，成本差距是雙位數百分比。

他也提到，力成研發面板級封裝已有6年，是國內開發面板級封裝最有經驗的業者。該公司FOPLP（扇出型面板級封裝）技術自2016年量產，最大尺寸為510x515mm，目前良率已接近90%，預估2028年達到放量，可望占力成營收比重約3成以上。


陳靖函指出，透過2.5D/3D IC堆疊技術，來自不同製程與供應商的邏輯晶片、記憶體與I/O控制器可整合於單一封裝中，提升系統效能並強化設計彈性。未來，這項高良率技術更有望延伸至CPO（共同封裝光學）等新一代封裝，進一步推動全球高速運算應用發展。

註：Hybrid Bonding（混合鍵合）是目前互連密度最高的技術。